在近日举行的IEEE国际电路系统研讨会ISCAS 2026上，华为常务董事、ICT基础设施业务管理委员会主任何庭波首次公开提出指导半导体产业发展的新原则——韬(τ)定律。该定律主张以“时间缩微”替代由来已久的“几何缩微”，推动持续压缩信号传播时延。作为这一思路的直接验证，华为麒麟2026处理器在维持原有工艺节点的前提下，通过逻辑折叠技术将晶体管密度从约155 MTr/mm²大幅提升至238 MTr/mm²，增幅达55%，能效提升41%，CPU大核频率回升至3.1 GHz。
从几何缩微到时间缩微：为何要转向
半导体产业已追随摩尔定律逾半个世纪，核心思路是不断将晶体管尺寸缩小，以获得更高的集成度与更快的处理速度。然而，当制程逼近物理极限，单纯缩小几何尺寸带来的性能红利与成本优势都已明显衰减。
韬(τ)定律的出发点正是把目光从“空间”转向“时间”。定律指出，摩尔定律本质上追求的是缩短信号从一个晶体管到另一个晶体管所需的时间，几何缩微只是实现这一目标的手段之一，而非最终目的。将因变量从几何尺寸切换为时间常数τ，意味着工艺、电路、架构乃至系统软件等所有层级，都可以围绕同一个目标——不断压缩端到端的信号传播时延——进行协同优化。
从麒麟芯片到AI集群：两个维度的验证
华为介绍，实现时间缩微的关键技术之一为“逻辑折叠”。该技术将原本平铺在单一有源层的逻辑电路垂直堆叠为多层结构，在有限面积内翻倍集成度。麒麟2026的实测结果证明，即便不依赖极紫外光刻波长升级，晶体管密度也能实现跨越式提升，同时微架构频率与能效同步改善。
在AI系统层面，华为通过定义内存语义统一总线“灵衢”与近封装光互连引擎等设计，将跨节点远程访问延迟从数十微秒级别压缩至约100纳秒，提升近500倍。这一思路旨在解决大算力集群中带宽瓶颈与拓扑矛盾，使AI硬件的集成度有望在2035年增长超过100倍。
本次提出的韬(τ)定律并未全盘否定摩尔定律，而是将其降级为达成时间缩微的众多手段之一。业界评论认为，这一理论框架的意义还在于为产业链各环节提供了统一的优化语言，使器件、电路、系统工程师能够用同一套指标对话，从而可能改变此前各厂商各自为政的优化路径。
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